게이트 피치 42nm, 세계 최소 기록 경신
삼성전자 반도체연구소 로직 TD팀은 17일 이번 42nm 게이트 피치 3D Stacked FET 구현이 로직 반도체가 한 평면 위에 담을 수 있는 트랜지스터의 한계를 수직 공간으로 확장하는 기점이라고 강조했다. (사진제공=삼성전자) *재판매 및 DB 금지
[서울=뉴시스]남주현 기자 = 삼성전자 반도체연구소 로직 기술개발팀이 '2026 VLSI 심포지엄'에서 게이트 간격 42나노미터(nm) 수준의 '3차원 적층 전계효과 트랜지스터' 구조를 세계 최초로 구현해 '최고 논문상'을 수상했다.
이번 연구의 핵심은 물리적 한계로 여겨온 수평 방향 집적도 제약을 극복하고, 현재 산업계에서 '업계 최소 크기의 수직 적층 트랜지스터'를 실제로 구현했다는 점이다.
삼성전자는 17일 자사 뉴스룸을 통해, 로직 기술개발팀이 기존에 평면으로 배치하던 트랜지스터를 위아래로 쌓아 올린 구조를 개발하며 반도체 미세화의 한계를 극복했다고 밝혔다.
권욱현 마스터는 개발 배경에 대해 "소자 개발은 수직 적층형 소자 구조를 통해 면적 감소의 한계를 돌파해왔다"면서 "플래시(Flash)에서는 V-NAND가, DRAM에서는 HBM이 대표적인 경우로 이러한 개발의 흐름이 로직 개발까지 이어진 것"이라고 설명했다.
그동안 로직 반도체 미세화 과정에서는 트랜지스터 간격이 좁아질수록 소자 사이를 막는 절연체가 얇아져 전류가 새는 오동작이 발생했다.
반면 수직 구조에서는 상·하부 소자를 분리하는 절연체 두께가 수직 방향으로 정의되므로 수평 면적과 무관하게 집적도가 향상된다. 이론적으로는 단위 면적당 집적도가 2배 증가하는 효과를 거둘 수 있다.
정영채 기술리더는 기존 기술의 임계점에 대해 "트랜지스터 간격을 줄이다 보면 절연체가 얇아지는데, 일정 두께 이하에서는 절연 효과가 없다"면서 "트랜지스터 사이에 전류가 흐르게 되어 소자가 동작하지 않게 되는 것"이라며 한계를 짚었다.
연구팀은 트랜지스터를 수직으로 쌓아 올리는 구조를 선택해 이 문제를 돌파했다.
이번에 구현된 42nm 게이트 간격(인접한 게이트 중심 간 거리)은 기존 업계 기록인 48nm를 깨고 구현된 세계 최소 크기다.
소자 크기뿐 아니라 나노시트 채널 단수에서도 상·하부 각 3단으로 세계 최고 수준을 달성했으며, 상·하부 연결 방식 역시 I자 형태의 직접 관통 연결(RBC) 방식을 세계 최초로 도입했다.
위아래 소자를 직접 연결하는 RBC 공정은 구조물의 높이 대 폭의 비율을 뜻하는 종횡비(Aspect Ratio)가 급격히 증가해 기술적 난도가 높은 편이다.
기존 방식이 트랜지스터 측면을 활용해 'ㄷ'자 형태로 우회 연결했다면, RBC는 수직으로 곧장 뚫어 연결한다. 3배 이상 깊이를 뚫어야 해 공정이 까다롭지만 소자 면적을 줄이는 데 매우 유리하다.
이 수직 적층 트랜지스터는 인공지능(AI) 시대의 고성능 연산 수요를 충족할 헥심 기술이 될 전망이다.
황동훈 수석 연구원은 수직 적층 구조를 적용하면 같은 면적당 트랜지스터 개수가 2배로 늘어 전력 효율도 2배 개선된다고 밝혔다.
황 연구원은 "수직 적층 구조는 트랜지스터 수가 단숨에 2배 늘어나는 만큼, 이론적으로 성능도 100% 향상되는 것과 같다"며 "AI 시대에 고객이 요구하는, 더 작은 면적에 더 낮은 전력으로 더 많은 연산을 처리하는 로직 제품에 가장 적합한 구조라고 확신한다"고 강조했다.
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