KAIST, 초박막 반도체 전기 공급 '공용 진입로' 개발…초소형화

[대전=뉴시스] 김양수 기자 = 원자 몇 개 두께의 초박막 반도체에 전기를 원활하게 공급할 수 있는 '공용 진입로' 기술이 개발돼 차세대 저전력 반도체의 초소형·고집적화에 새로운 길이 열렸다.

한국과학기술원(카이스트·KAIST)는 생명화학공학과 서준기 교수팀이 연세대, 중국 베이징 계산과학연구센터, 한국과학기술연구원(KIST), 울산과학기술원(UNIST), 삼성전자와 공동으로 이셀레늄화주석(SnSe₂)을 이용한 '범용 반데르발스 터널링 주입기'를 개발했다고 16일 밝혔다.

2차원 반도체는 두께가 원자 몇 개 수준으로 매우 얇아 여러 층으로 쌓기 유리하지만 외부 전극을 직접 연결하면 반도체가 손상되거나 전하가 이동하는 과정에서 에너지 장벽이 생기는 문제가 있다. 또 전자를 이용하는 n형과 정공을 이용하는 p형은 각각 다른 조건이 필요해 별도의 전극 기술이 요구된다.

이번에 공동 연구팀은 층상 소재인 SnSe₂를 다른 반도체와 강한 화학결합 없이 포개는 반데르발스 접촉방식으로 연결해 기존 문제를 해결했다. SnSe₂가 연결되는 반도체의 종류에 따라 전하가 이동하는 경로를 달리 만들어 하나의 소재로 n형과 p형 모두에 전하를 주입할 수 있도록 했다.

p형 이셀레늄화텅스텐(WSe₂)에서는 전자가 에너지 장벽을 양자역학적으로 통과하는 밴드 간 터널링을 유도하고 n형 이황화몰리브덴(MoS₂)에서는 전기장으로 전자가 넘어야 할 장벽을 얇게 만들어 터널링을 일으키는 방식이다.

실제 소자 검증에서 SnSe₂를 적용한 p형 WSe₂ 트랜지스터는 기존 니켈 전극을 사용한 소자보다 최대 구동 전류가 1000배 이상 증가한 것으로 나타났다. n형 MoS₂ 트랜지스터 역시 켜졌을 때와 꺼졌을 때의 전류 차이를 나타내는 온·오프 전류비가 10억(10⁹) 이상을 기록했다.

연구팀은 n형과 p형 트랜지스터를 결합한 CMOS 인버터를 제작해 반복적인 전기신호에서도 안정적으로 작동하는 것을 확인했다. 이는 특정 종류의 초박막 반도체에만 적용되는 접촉 기술을 넘어 하나의 소재를 이용해 CMOS 회로에 필요한 두 종류의 트랜지스터에 모두 대응할 가능성을 보여준다.

향후 대면적 제조와 집적 공정 기술이 확보되면 2차원 반도체를 여러 층으로 쌓는 3차원 반도체 구현에도 활용할 수 있을 것으로 기대되고 같은 면적에 더 많은 트랜지스터를 집적하면서 전력 소모를 낮추는 차세대 AI 반도체와 초저전력 전자기기에도 적용 가능하다.

연구 결과는 국제학술지 '어드밴스드 머티리얼즈(Advanced Materials)'에 지난 12일 온라인 게재됐다. KAIST 조한빈 박사과정생이 제1저자로, 연세대 고경민 교수와 KAIST 서준기 교수가 공동교신저자로 참여했다.

서준기 교수는 "단층 2차원 반도체에서 전하가 드나드는 가장 까다로운 관문을 한 종류의 소재로 해결할 수 있음을 보여준 성과"라며 "직접 성장과 대면적 공정 기술이 더해지면 저전력 2차원 CMOS 집적회로의 실용화를 앞당길 수 있을 것으로 기대한다"고 말했다.


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