"TSMC, 첨단패키징 100% 성장"…삼성전자, 이 기술로 맞선다

[서울=뉴시스]이지용 기자 = TSMC의 첨단 패키징 생산능력 증가률이 조만간 100%에 달할 것이라는 분석이다. TSMC의 핵심 패키징 기술인 '칩 온 웨이퍼 온 서브스트레이트(CoWoS)'가 이 같은 패키징 생산능력 증가를 주도하고 있다.

삼성전자가 이에 맞서려면 '팬아웃-패널레벨패키징(FO-PLP)' 등 새로운 개념의 첨단 패키징 기술을 강화해야 한다는 목소리가 들린다.

인텔도 '하이브리드 본딩' 등 성능을 한층 개선한 패키징 기술을 내놓고 있어 첨단 패키징 시장의 경쟁은 더 치열해질 전망이다.

19일 업계에 따르면 지난 2020년부터 올해까지 TSMC의 첨단 반도체 공정 생산능력 증가률은 연 평균 25%에 달할 것으로 분석됐다. 이 중 2022년부터 오는 2026년까지 첨단 패키징 생산능력은 100% 늘어날 것으로 추정된다.

특히 이 기간 TSMC의 최첨단 패키징 기술인 'CoWoS'은 60% 성장해 전체 패키징 생산능력을 주도할 전망이다.

CoWos 기술은 서로 다른 칩을 기판 위에 수평 연결해 마치 한 몸처럼 동작하도록 하는 패키징(포장) 기술이다. 기존 패키징 기술보다 집적도가 더 높아, 칩 속도나 전력 성능 향상은 물론 공간도 줄일 수 있다.
 
미국 투자 회사들은 TSMC의 CoWoS를 통한 월간 반도체 생산 규모가 연말까지 3만 개, 내년 말까지 4만 개를 넘을 것으로 추산한다. 이는 시장 예상치보다 TSMC의 첨단 패키징 확장 속도가 더 가파른 것이다.

최근 1나노 이하 초미세공정이 한계에 직면하자 TSMC는 '첨단 패키징' 기술로 반도체 성능을 높이려는 움직임을 보이고 이다.

이에 업계는 삼성전자도 새로운 첨단 패키징 기술인 'FO-PLP'를 우선 안정화해야 첨단 패키징 시장에서 승산이 있을 것으로 본다.

FO-PLP는 기존 원형 웨이퍼를 대체하기 위해 직사각형 인쇄회로기판(PCB) 패키징을 도입한 기술로, 생산 효율이 높고 비용도 절감할 수 있다.

TSMC의 CoWoS가 인공지능(AI) 시장 수요 확대로 병목현상을 겪으며 삼성전자의 이 기술이 대안으로 주목고 있다.

또 삼성전자가 최근 파운드리 포럼에서 공개한 '후면전력공급(BSPDN)' 기술을 공정에 안정적으로 도입하는 것도 중요한 과제로 꼽힌다. 삼성전자는 2나노 공정에 이 후면전력공급 기술을 처음 적용할 방침이다.

이 기술은 전류 배선층을 웨이퍼 후면에 배치해 간섭 현상을 최소화 하는 것으로, 성능은 더 높이고 제품 크기도 줄일 수 있다. 2나노 반도체 전력 효율이 이 기술로 극대화될 조짐이다.

삼성전자 파운드리 사업의 복병인 인텔도 첨단 패키징 기술 확대를 서두르고 있다.

인텔은 업계 최초로 첨단 패키징을 위한 유리기판 솔루션을 2026~2030년 사이 양산할 계획이다.

이처럼 파운드리 3사가 신기술을 앞세우며 첨단 패키징 시장 규모는 연 평균 10%씩 급격히 성장할 전망이다.

업계 관계자는 "삼성은 개발 속도보다는 기술 안정화에 더 힘써야 한다"며 "첨단 패키징이 AI 반도체 시장 선점을 가늠하는 중요한 승부처가 될 수 있다"고 전했다.

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