[서울=뉴시스]이예인 인턴 기자 = 경희대학교는 임영현 전자공학부 교수 연구팀이 6G 통신 칩과 인공지능(AI) 반도체 등 차세대 시스템온칩(SoC)의 클럭 생성 회로 성능을 크게 개선했다고 8일 밝혔다.

이번 연구는 세계 최대 전기·전자·컴퓨터공학 분야 학술단체인 국제전기전자공학회(IEEE)가 발간하는 반도체 집적회로 설계 분야 최고 권위 학술지 '(JSSC·IEEE Journal of Solid-State Circuits)'에 게재됐다.

위상 고정 루프(PLL)는 낮은 주파수의 신호를 수백 배 높여 통신 칩에 필요한 고주파 클럭을 만드는 회로다. 클럭이란, 반도체 칩 내부 모든 부품이 일정한 박자에 맞추도록 하는 기준 박자 신호다.

6G·AI 반도체의 클럭원으로 저잡음·저전력이 강점인 '서브샘플링 PLL(SSPLL)'이 주목받고 있지만, 전원 잡음 같은 순간적 주파수 교란에도 동기(lock)가 쉽게 풀리고 복구에 오랜 시간이 걸린다는 한계가 있다.

이러한 좁은 락인 범위를 보완하기 위해 보조 회로(FLL)를 상시 작동시켰더니, 오히려 10㎓ 이상 고주파에서도 멈추지 않아 SSPLL의 저전력 강점이 훼손되는 문제가 나타났다.

연구팀은 최소 전력으로 대기하다가 주파수 교란이 감지될 때만 작동하는 '이벤트 구동 주파수 고정 루프(ED-FLL)'와 저전력 하모닉 락 검출기를 제안해 문제를 해결했다.

그 결과 대기 상태 감지 전력을 기존 대비 18분의 1 수준인 0.25㎽로 낮추고, 락인 범위는 기준 주파수의 약 36배인 1.79㎓로 넓혔다. 이는 최근 연구보다 3~10배 이상 우수한 수치다.

연구 제1저자로 참여한 김영준 연구원은 "SSPLL의 좁은 락인 범위 때문에 시스템에 적용하기 어려웠는데, 이번 연구로 저전력을 유지하며 안정성 문제를 해결할 실마리를 찾았다"고 말했다.

임영현 교수는 “6G와 AI 반도체처럼 고집적·고속화가 가속되는 만큼, 앞으로 실제 환경에서 신뢰성을 담보할 수 있는 클럭 회로 연구를 이어갈 계획"이라고 설명했다.


◎공감언론 뉴시스 yein020528